DATOS BIOGRÁFICOS
? Fecha y lugar de nacimiento: 05/01/1976 Chimeneas (Granada)
FORMACIÓN ACADÉMICA
? Ingeniero en Informática (Universidad de Granada)
? Certificación MCSA sobre Windows 2003 Server de Microsoft
? Certificación CCNA de Cisco Systems
EXPERIENCIA LABORAL
? Desde el año 1995 mi dedicación es exclusiva al mundo de los sistemas operativos y las redes de área local.
? 1999-2005: Profesor de Ciclo Formativo de Grado Superior de Informática. Instructor de MCSA y CCNA.
? Desde 2006, trabajo como profesor técnico de Formación Profesional de la Junta de Andalucía.

El proyecto presentado en esta memoria pretende conseguir:

? Un primer estudio, que nos permita acercarnos a las herramientas de síntesis funcionales o de alto nivel, y a la utilización de lenguajes de descripción hardware para la realización de diseños. Estos lenguajes de descripción hardware son realmente lenguajes de programación muy parecidos al lenguaje de programación C. En esta primera fase vamos a estudiar la herramienta de síntesis funcional de Synopsys, el Compilador Funcional. Solo vamos a describir su funcionalidad, sin entrar en detalles sobre su interfaz, comandos, etc.

? Un segundo estudio, en el cual, utilizando la herramienta descrita en la primera parte, se lleva a cabo el diseño descendente de un procesador elemental.

TEMA 1: Dedicado a un amplio estudio sobre la síntesis funcional, a cuál es la metodología de diseño en ésta (flujo de diseño) y cuales son sus ventajas frente a la síntesis RTL.

TEMA 2: Vamos a ver principalmente el compilador funcional, qué información necesita como entrada y qué información proporciona como salida.

TEMA 3: Aquí, realizaremos un estudio de las líneas básicas a seguir cuando se escribe una descripción funcional en HDL (Hardware Description Lenguage), de tal forma que obtengamos diseños eficientes.

TEMA 4: Analizaremos cómo el Compilador funcional realiza estimaciones sobre temporización y área, y cómo influye la optimización de área y tiempos.

TEMA 5: Se realiza un breve estudio sobre la herramienta que proporciona Synopsys para el análisis de los resultados que da el compilador funcional, detallando todos los bloques de los que ésta consta.

TEMA 6: Se realiza un estudio resumiendo la herramienta de simulación utilizada. Se hace una breve descripción del simulador para vhdl que incorpora Synopsys.

TEMA 7: Tras realizar el estudio de la herramienta a fondo, vamos a utilizarla para realizar el diseño de un procesador elemental.

TEMA 8: Realización del diseño usando la planificación fixed_cycle.

TEMA 9: Realización del diseño usando la planificación superstate_cycle.

TEMA 10: Realización del diseño usando la planificación free_floating